Dispersion AI.
Una nueva arquitectura de inferencia, un compilador que la alimenta y un silicio diseñado para ejecutarla. Construimos el siguiente paso de la inteligencia artificial: menos movimiento de datos, más eficiencia y modelos que se comportan más como el cerebro.
Vertical Integrada
Tres capas. Un mismo objetivo.
Dispersion AI no es solo un algoritmo. Es una pila completa que va desde la representación interna de los modelos hasta el diseño del chip que los ejecuta.
Arquitectura de Activación Dinámica
En lugar de ejecutar el 100% de los parámetros por token, Dispersion AI los divide en bloques y activa solo los relevantes para cada entrada. Es una aproximación neuromórfica: alta capacidad total, baja activación por paso, sin depender de Mixture-of-Experts.
Compilador de Modelos
Un compilador interno que toma checkpoints de modelos abiertos, analiza sus pesos y los transforma en un formato binario optimizado. El objetivo: acelerar la inferencia sin reentrenar el modelo desde cero ni romper su comportamiento.
Unidades de Procesamiento de Dispersión
Las DPU son el silicio diseñado para ejecutar Dispersion AI de forma nativa: menos memoria externa, menos energía desperdiciada en datos inactivos y una ruta clara hacia la eficiencia de ordenes de magnitud frente a soluciones de propósito general.
Diferencias
Por qué esto no es solo otro acelerador.
La mayoría del hardware de IA está optimizado para matrices densas. Eso obliga a los modelos a adaptarse a la máquina. Dispersion invierte la relación: diseñamos la máquina alrededor de la esparcidad real de la inferencia.
- 01 No es MoE. La activación es dinámica e input-dependiente, pero conserva un único modelo base y no requiere expertos paralelos.
- 02 Formato propietario. El compilador genera un artefacto binario propio que desacopla el modelo del hardware, protegiendo la IP y permitiendo actualizaciones de software.
- 03 Diseñado para el borde. Menor consumo, menor ancho de banda y menor dependencia de memoria externa: la arquitectura apunta a dispositivos, agentes autónomos y centros de datos con límites energéticos.
Todo lo presentado en esta página describe trabajo de investigación y desarrollo en curso. No representa un producto comercial disponible, ni garantiza métricas finales de rendimiento, consumo o tiempo de mercado.
Horizonte · 6 Meses
Lo que estamos construyendo ahora.
La prioridad durante el próximo semestre es cerrar el ciclo de validación: convertir un modelo real, medir su calidad y demostrar la ruta hacia el silicio.
Validación de modelos reales
Convertir checkpoints abiertos al formato interno y comparar calidad frente a la ejecución densa usando perplexidad sobre corpus estándar.
Integración compilador-runtime
Que el compilador y el runtime de inferencia compartan el mismo golden reference, bit-a-bit, capa por capa.
RTL simulable end-to-end
Simular una inferencia completa de token en un simulador RTL usando el artefacto binario generado por el compilador.
Síntesis virtual
Obtener primeros números de área, frecuencia y potencia con herramientas de código abierto antes de decidir fabricación en silicio.
Escalamiento de modelos
Llevar las conversiones de modelos pequeños a arquitecturas de 3B, 7B y mayores, validando que el patrón de esparcidad se sostenga.
Prototipado en FPGA
Validar el datapath DPU en hardware reconfigurable antes de comprometer un diseño a silicio fijo.
"No estamos optimizando la última generación. Estamos preguntándonos si la próxima debería verse diferente."